Show HN: Auto-Architecture: Karpathy's Loop, pointed at a CPU
L'auteur a dirigé une boucle autonome de recherche basée sur un agent de codage vers un cœur RV32IM en SystemVerilog, orchestrée sur trois créneaux parallèles avec proposition YAML, implémentation dans rtl/ et une chaîne d'évaluation comprenant vérification formelle, cosimulation et placement/Routing sur FPGA. En moins de dix heures et 73 hypothèses, la boucle a proposé dix améliorations acceptées qui ont conduit le cœur de référence de 2,23 à 2,91 CoreMark/MHz, porté la fréquence à 199 MHz, réduit le nombre de LUT4 à 5 944 et augmenté les itérations/s de 301 à 577. Soixante-trois propositions ont échoué pour des causes variées — régressions fonctionnelles, violations du sandbox, erreurs de schéma et échecs de timing — montrant que la majorité des essais génèrent des résultats incorrects sans une vérification stricte. La leçon centrale est que le composant essentiel n'est pas la boucle d'agents mais le vérificateur : des contrôles formels, des protections de chemin, des validations CRC et des métriques de placement robustes empêchent la propagation de fausses améliorations. L'auteur envisage une évolution vers une recherche populationnelle, des validations sur d'autres benchmarks comme Embench, et affirme que les entreprises qui sauront formaliser des vérificateurs précis auront un avantage compétitif face à des boucles d'agents standardisées.